DDR(Double Data Rate)SDRAMコントローラは、業界標準のDDR SDRAMと整合する汎用メモリ･コントローラです。メモリ･コントローラはユーザのアプリケーションとインターフェースを取る基本的コマンドを備えています。このインターフェースはアプリケーションと本モジュールの統合に要する労力を軽減し、DDR SDRAMコマンド･インターフェースに関する作業を容易にします。メモリ用のタイミング･パラメータは、構成インターフェースの一部としてコアに入力する信号を通してセット出来ます。これは同一ネットリストを使用しながら異なるメモリ･デバイスに切替えて、タイミング･パラメータの修正を行いアプリケーションに適応させるようにしています。
ハードウェア・デモ
この IP コアのハードウェア デモ ビット ストリームは LatticeEC 高度な評価ボードで利用可能です。ビット ストリーム、およびその操作の詳細な説明は、このページのリソース ボックスで「デザインファイル」リンクをクリックしてダウンロード可能です。
Features
- Interfaces to industry standard DDR SDRAM devices and modules
- High-performance DDR 400/333/266/200/133 operation for LatticeECP3, LatticeECP2/M, LatticeECP2/MS and LatticeSC/M devices; DDR 333/266/200/133 operation for LatticeECP/EC devices; and DDR 266/200/133 operation for LatticeXP devices
- Programmable burst lengths of 2, 4 or 8 for DDR
- Programmable CAS latency of 2 or 3 cycles for DDR
- Intelligent bank management to optimize performance by minimizing ACTIVE commands
- Supports all JEDEC standard DDR commands
- Two-stage command pipeline to improve throughput
- Supports both registered and unbuffered DIMM
- Command burst function with dynamic burst size control
- Supports all common memory configurations
- SDRAM data path widths of 8, 16, 24, 32, 40, 48, 56, 64 and 72 bits
- Variable address widths for different memory devices
- Up to eight (DDR) chip selects for multiple SO/DIMM support
- Programmable memory timing parameters
- Byte-level writing through data mask signals
The DDR SDRAM Controller - Pipelined is available as an IPexpress user configurable IP core, which allows the configuration of the IP and generation of a netlist and simulation file for use in designs. Please note that generating a bitstream may be prevented or the bitstream may have time logic present unless a license for the IP is purchased.
