多くのシリアルデータ伝送規格は、8b / 10bエンコーディングを利用して、クロック再生のための十分なデータ移行を保証します。このリファレンスデザインは、ラティスのプログラマブルロジックデバイス内で8b / 10bエンコード/デコードを実行するのに適したエンコーダ/デコーダの説明をしています。このリファレンスデザインには、いくつかの汎用CPLDおよびFPGAの実装も紹介しています。
| 検証済みデバイス* | 設計サイズ | 性能 | I/Oピン | 改訂版 |
|---|---|---|---|---|
| LCMXO1200C-3T100C | 152 LUT | >100 MHz | 43 | 1.1 |
| LFE3-150EA-7FN1156C | 184 LUT | > 200 MHz | 43 | 1.2 |
| LFE2M-50E-6F672C | 184 LUT | > 200 MHz | 43 | 1.2 |
| LFECP-6E-5T144C | 184 LUT | >100 MHz | 43 | 1.2 |
| LFXP2-5E-5M132C | 184 LUT | > 100 MHz | 43 | 1.2 |
| LC4256B-3T100C | 74 マクロセル | >90 MHz | 43 | 1.1 |
| LC51024MB-52F484C | 73 マクロセル | >90 MHz | 43 | 1.1 |
* 他のデバイスでも動作する可能性があります
注意：上記の性能と設計サイズは見積もりです。実際の結果は、選択されたパラメータ、タイミング制約、および実装デバイスによって異なる場合があります。詳細については、設計のドキュメントを参照してください。 他に明記のない限り、すべてのコーディングおよび設計作業はPCプラットフォーム上で行われました。
Technical Resources |
| TITLE | NUMBER | VERSION | DATE | FORMAT | SIZE | ||
|---|---|---|---|---|---|---|---|
| Select All | |||||||
| 8b/10b Encoder/Decoder - Documentation | FPGA-RD-02103 | 1.5 | 1/29/2021 | 940.3 KB | |||
| 8b/10b Encoder/Decoder - Source Code | 1.4 | 1/29/2021 | ZIP | 1.9 MB | |||
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