




// channel_0 is in "SERDES Only(10/20-bit)" mode
// channel_1 is in "SERDES Only(10/20-bit)" mode
// channel_2 is in "SERDES Only(10/20-bit)" mode
// channel_3 is in "SERDES Only(10/20-bit)" mode

`define NULL 0
`timescale 1ns / 10 ps

module PCS0 (
// serdes clk pins //
  refclkp, refclkn,
// Interface to SYSBUSA //
  sysbus_in, sysbus_out,
  quad_rst, serdes_rst, 
// Data to FPGA and SERDES //
  hdinp_0, hdinn_0, hdoutp_0, hdoutn_0,
  txd_0, rxd_0, tclk_0, rclk_0,
  ref_0_sclk, rx_0_sclk, 
  tx_rst_0, rx_rst_0, rx_lsd_0,


  hdinp_1, hdinn_1, hdoutp_1, hdoutn_1,
  txd_1, rxd_1, tclk_1, rclk_1,
  ref_1_sclk, rx_1_sclk, 
  tx_rst_1, rx_rst_1, rx_lsd_1,
  hdinp_2, hdinn_2, hdoutp_2, hdoutn_2,
  txd_2, rxd_2, tclk_2, rclk_2,
  ref_2_sclk, rx_2_sclk,
  tx_rst_2, rx_rst_2, rx_lsd_2,
  hdinp_3, hdinn_3, hdoutp_3, hdoutn_3,
  txd_3, rxd_3, tclk_3, rclk_3,
  ref_3_sclk, rx_3_sclk,
  tx_rst_3, rx_rst_3, rx_lsd_3,

// misc signals to-from fpga //
  rxa_pclk, rxb_pclk,
  ref_pclk);

input         refclkp, refclkn;
output        ref_pclk;
output        rxa_pclk;
output        rxb_pclk;
input         quad_rst;
input         serdes_rst;
input [44:0]  sysbus_in;
output [16:0] sysbus_out;
input         hdinp_0, hdinn_0;
output        hdoutp_0, hdoutn_0;
input         tclk_0, rclk_0;
input         tx_rst_0, rx_rst_0; 
output        ref_0_sclk, rx_0_sclk;
output        rx_lsd_0;
input  [9:0]  txd_0;
output [9:0]  rxd_0;

input         hdinp_1, hdinn_1;
output        hdoutp_1, hdoutn_1;
input         tclk_1, rclk_1;
input         tx_rst_1, rx_rst_1;
output        ref_1_sclk, rx_1_sclk;
output        rx_lsd_1;
input  [9:0]  txd_1;
output [9:0]  rxd_1;

input         hdinp_2, hdinn_2;
output        hdoutp_2, hdoutn_2;
input         tclk_2, rclk_2;
input         tx_rst_2, rx_rst_2; 
output        ref_2_sclk, rx_2_sclk;
output        rx_lsd_2;
input  [9:0]  txd_2;
output [9:0]  rxd_2;

input         hdinp_3, hdinn_3;
output        hdoutp_3, hdoutn_3;
input         tclk_3, rclk_3;
input         tx_rst_3, rx_rst_3;
output        ref_3_sclk, rx_3_sclk;
output        rx_lsd_3;
input  [9:0]  txd_3;
output [9:0]  rxd_3;


   wire  fpsc_vlo;

   VLO fpsc_vlo_inst (.Z(fpsc_vlo));

// pcs_quad instance
//synopsys translate_off
  parameter USER_CONFIG_FILE = "PCS0.txt";
  defparam pcsa_inst.CONFIG_FILE = USER_CONFIG_FILE;

integer file, r;

initial
begin
    file = $fopen(USER_CONFIG_FILE, "r");
    if (file == `NULL)
       $display ("ERROR : Auto configuration file for PCS module not found.  PCS internal configuration registers will not be initialized correctly during simulation!");
end
//synopsys translate_on

PCSA pcsa_inst (
 .REFCLKP(refclkp),
 .REFCLKN(refclkn),
 .RXREFCLKP(fpsc_vlo),
 .RXREFCLKN(fpsc_vlo),
 .FFC_CK_CORE_RX(fpsc_vlo),
 .FFC_CK_CORE_TX(fpsc_vlo),
// from sysbus
 .CS_CHIF_0(sysbus_in[0]),
 .CS_CHIF_1(sysbus_in[1]),
 .CS_CHIF_2(sysbus_in[2]),
 .CS_CHIF_3(sysbus_in[3]),
 .CS_QIF(sysbus_in[4]),
 .QUAD_ID_0(sysbus_in[5]),
 .QUAD_ID_1(sysbus_in[6]),
 .ADDRI_0(sysbus_in[7]),
 .ADDRI_1(sysbus_in[8]),
 .ADDRI_2(sysbus_in[9]),
 .ADDRI_3(sysbus_in[10]),
 .ADDRI_4(sysbus_in[11]),
 .ADDRI_5(sysbus_in[12]),
 .ADDRI_6(sysbus_in[13]),
 .ADDRI_7(sysbus_in[14]),
 .WDATAI_0(sysbus_in[15]),
 .WDATAI_1(sysbus_in[16]),
 .WDATAI_2(sysbus_in[17]),
 .WDATAI_3(sysbus_in[18]),
 .WDATAI_4(sysbus_in[19]),
 .WDATAI_5(sysbus_in[20]),
 .WDATAI_6(sysbus_in[21]),
 .WDATAI_7(sysbus_in[22]),
 .RDI(sysbus_in[23]),
 .WSTBI(sysbus_in[24]),
 .GRP_CLK_P1_0(sysbus_in[25]),
 .GRP_CLK_P1_1(sysbus_in[26]),
 .GRP_CLK_P1_2(sysbus_in[27]),
 .GRP_CLK_P1_3(sysbus_in[28]),
 .GRP_CLK_P2_0(sysbus_in[29]),
 .GRP_CLK_P2_1(sysbus_in[30]),
 .GRP_CLK_P2_2(sysbus_in[31]),
 .GRP_CLK_P2_3(sysbus_in[32]),
 .GRP_START_0(sysbus_in[33]),
 .GRP_START_1(sysbus_in[34]),
 .GRP_START_2(sysbus_in[35]),
 .GRP_START_3(sysbus_in[36]),
 .GRP_DONE_0(sysbus_in[37]),
 .GRP_DONE_1(sysbus_in[38]),
 .GRP_DONE_2(sysbus_in[39]),
 .GRP_DONE_3(sysbus_in[40]),
 .GRP_DESKEW_ERROR_0(sysbus_in[41]),
 .GRP_DESKEW_ERROR_1(sysbus_in[42]),
 .GRP_DESKEW_ERROR_2(sysbus_in[43]),
 .GRP_DESKEW_ERROR_3(sysbus_in[44]),
// to sysbusa
 .RDATAO_0(sysbus_out[0]),
 .RDATAO_1(sysbus_out[1]),
 .RDATAO_2(sysbus_out[2]),
 .RDATAO_3(sysbus_out[3]),
 .RDATAO_4(sysbus_out[4]),
 .RDATAO_5(sysbus_out[5]),
 .RDATAO_6(sysbus_out[6]),
 .RDATAO_7(sysbus_out[7]),
 .INTO(sysbus_out[8]),
 .QUAD_CLK(sysbus_out[9]),
 .IQA_START_LS(sysbus_out[10]),
 .IQA_DONE_LS(sysbus_out[11]),
 .IQA_AND_FP1_LS(sysbus_out[12]),
 .IQA_AND_FP0_LS(sysbus_out[13]),
 .IQA_OR_FP1_LS(sysbus_out[14]),
 .IQA_OR_FP0_LS(sysbus_out[15]),
 .IQA_RST_N(sysbus_out[16]),

 .FF_TXD_0_19(fpsc_vlo),
 .FF_TXD_0_18(fpsc_vlo),
 .FF_TXD_0_17(fpsc_vlo),
 .FF_TXD_0_16(fpsc_vlo),
 .FF_TXD_0_15(fpsc_vlo),
 .FF_TXD_0_14(fpsc_vlo),
 .FF_TXD_0_13(fpsc_vlo),
 .FF_TXD_0_12(fpsc_vlo),
 .FF_TXD_0_7(txd_0[7]),
 .FF_TXD_0_6(txd_0[6]),
 .FF_TXD_0_5(txd_0[5]),
 .FF_TXD_0_4(txd_0[4]),
 .FF_TXD_0_3(txd_0[3]),
 .FF_TXD_0_2(txd_0[2]),
 .FF_TXD_0_1(txd_0[1]),
 .FF_TXD_0_0(txd_0[0]),
 .FB_RXD_0_19(),
 .FB_RXD_0_18(),
 .FB_RXD_0_17(),
 .FB_RXD_0_16(),
 .FB_RXD_0_15(),
 .FB_RXD_0_14(),
 .FB_RXD_0_13(),
 .FB_RXD_0_12(),
 .FB_RXD_0_7(rxd_0[7]),
 .FB_RXD_0_6(rxd_0[6]),
 .FB_RXD_0_5(rxd_0[5]),
 .FB_RXD_0_4(rxd_0[4]),
 .FB_RXD_0_3(rxd_0[3]),
 .FB_RXD_0_2(rxd_0[2]),
 .FB_RXD_0_1(rxd_0[1]),
 .FB_RXD_0_0(rxd_0[0]),

 .FF_TXD_0_20(fpsc_vlo),
 .FF_TXD_0_8(txd_0[8]),
 .FB_RXD_0_20(),
 .FB_RXD_0_8(rxd_0[8]),

 .FF_TXD_0_21(fpsc_vlo),
 .FF_TXD_0_9(txd_0[9]),

 .FF_TXD_0_22(fpsc_vlo),
 .FF_TXD_0_10(fpsc_vlo),
 .FF_TXD_0_23(fpsc_vlo),
 .FF_TXD_0_11(fpsc_vlo),

 .FB_RXD_0_21(),
 .FB_RXD_0_9(rxd_0[9]),

 .FB_RXD_0_22(),
 .FB_RXD_0_10(),

 .FB_RXD_0_23(),
 .FB_RXD_0_11(),


 .FF_TXD_1_19(fpsc_vlo),
 .FF_TXD_1_18(fpsc_vlo),
 .FF_TXD_1_17(fpsc_vlo),
 .FF_TXD_1_16(fpsc_vlo),
 .FF_TXD_1_15(fpsc_vlo),
 .FF_TXD_1_14(fpsc_vlo),
 .FF_TXD_1_13(fpsc_vlo),
 .FF_TXD_1_12(fpsc_vlo),
 .FF_TXD_1_7(txd_1[7]),
 .FF_TXD_1_6(txd_1[6]),
 .FF_TXD_1_5(txd_1[5]),
 .FF_TXD_1_4(txd_1[4]),
 .FF_TXD_1_3(txd_1[3]),
 .FF_TXD_1_2(txd_1[2]),
 .FF_TXD_1_1(txd_1[1]),
 .FF_TXD_1_0(txd_1[0]),
 .FB_RXD_1_19(),
 .FB_RXD_1_18(),
 .FB_RXD_1_17(),
 .FB_RXD_1_16(),
 .FB_RXD_1_15(),
 .FB_RXD_1_14(),
 .FB_RXD_1_13(),
 .FB_RXD_1_12(),
 .FB_RXD_1_7(rxd_1[7]),
 .FB_RXD_1_6(rxd_1[6]),
 .FB_RXD_1_5(rxd_1[5]),
 .FB_RXD_1_4(rxd_1[4]),
 .FB_RXD_1_3(rxd_1[3]),
 .FB_RXD_1_2(rxd_1[2]),
 .FB_RXD_1_1(rxd_1[1]),
 .FB_RXD_1_0(rxd_1[0]),

 .FF_TXD_1_20(fpsc_vlo),
 .FF_TXD_1_8(txd_1[8]),
 .FB_RXD_1_20(),
 .FB_RXD_1_8(rxd_1[8]),

 .FF_TXD_1_21(fpsc_vlo),
 .FF_TXD_1_9(txd_1[9]),

 .FF_TXD_1_22(fpsc_vlo),
 .FF_TXD_1_10(fpsc_vlo),
 .FF_TXD_1_23(fpsc_vlo),
 .FF_TXD_1_11(fpsc_vlo),

 .FB_RXD_1_21(),
 .FB_RXD_1_9(rxd_1[9]),

 .FB_RXD_1_22(),
 .FB_RXD_1_10(),

 .FB_RXD_1_23(),
 .FB_RXD_1_11(),

 .FF_TXD_2_19(fpsc_vlo),
 .FF_TXD_2_18(fpsc_vlo),
 .FF_TXD_2_17(fpsc_vlo),
 .FF_TXD_2_16(fpsc_vlo),
 .FF_TXD_2_15(fpsc_vlo),
 .FF_TXD_2_14(fpsc_vlo),
 .FF_TXD_2_13(fpsc_vlo),
 .FF_TXD_2_12(fpsc_vlo),
 .FF_TXD_2_7(txd_2[7]),
 .FF_TXD_2_6(txd_2[6]),
 .FF_TXD_2_5(txd_2[5]),
 .FF_TXD_2_4(txd_2[4]),
 .FF_TXD_2_3(txd_2[3]),
 .FF_TXD_2_2(txd_2[2]),
 .FF_TXD_2_1(txd_2[1]),
 .FF_TXD_2_0(txd_2[0]),
 .FB_RXD_2_19(),
 .FB_RXD_2_18(),
 .FB_RXD_2_17(),
 .FB_RXD_2_16(),
 .FB_RXD_2_15(),
 .FB_RXD_2_14(),
 .FB_RXD_2_13(),
 .FB_RXD_2_12(),
 .FB_RXD_2_7(rxd_2[7]),
 .FB_RXD_2_6(rxd_2[6]),
 .FB_RXD_2_5(rxd_2[5]),
 .FB_RXD_2_4(rxd_2[4]),
 .FB_RXD_2_3(rxd_2[3]),
 .FB_RXD_2_2(rxd_2[2]),
 .FB_RXD_2_1(rxd_2[1]),
 .FB_RXD_2_0(rxd_2[0]),

 .FF_TXD_2_20(fpsc_vlo),
 .FF_TXD_2_8(txd_2[8]),
 .FB_RXD_2_20(),
 .FB_RXD_2_8(rxd_2[8]),

 .FF_TXD_2_21(fpsc_vlo),
 .FF_TXD_2_9(txd_2[9]),

 .FF_TXD_2_22(fpsc_vlo),
 .FF_TXD_2_10(fpsc_vlo),
 .FF_TXD_2_23(fpsc_vlo),
 .FF_TXD_2_11(fpsc_vlo),

 .FB_RXD_2_21(),
 .FB_RXD_2_9(rxd_2[9]),

 .FB_RXD_2_22(),
 .FB_RXD_2_10(),

 .FB_RXD_2_23(),
 .FB_RXD_2_11(),

 .FF_TXD_3_19(fpsc_vlo),
 .FF_TXD_3_18(fpsc_vlo),
 .FF_TXD_3_17(fpsc_vlo),
 .FF_TXD_3_16(fpsc_vlo),
 .FF_TXD_3_15(fpsc_vlo),
 .FF_TXD_3_14(fpsc_vlo),
 .FF_TXD_3_13(fpsc_vlo),
 .FF_TXD_3_12(fpsc_vlo),
 .FF_TXD_3_7(txd_3[7]),
 .FF_TXD_3_6(txd_3[6]),
 .FF_TXD_3_5(txd_3[5]),
 .FF_TXD_3_4(txd_3[4]),
 .FF_TXD_3_3(txd_3[3]),
 .FF_TXD_3_2(txd_3[2]),
 .FF_TXD_3_1(txd_3[1]),
 .FF_TXD_3_0(txd_3[0]),
 .FB_RXD_3_19(),
 .FB_RXD_3_18(),
 .FB_RXD_3_17(),
 .FB_RXD_3_16(),
 .FB_RXD_3_15(),
 .FB_RXD_3_14(),
 .FB_RXD_3_13(),
 .FB_RXD_3_12(),
 .FB_RXD_3_7(rxd_3[7]),
 .FB_RXD_3_6(rxd_3[6]),
 .FB_RXD_3_5(rxd_3[5]),
 .FB_RXD_3_4(rxd_3[4]),
 .FB_RXD_3_3(rxd_3[3]),
 .FB_RXD_3_2(rxd_3[2]),
 .FB_RXD_3_1(rxd_3[1]),
 .FB_RXD_3_0(rxd_3[0]),

 .FF_TXD_3_20(fpsc_vlo),
 .FF_TXD_3_8(txd_3[8]),
 .FB_RXD_3_20(),
 .FB_RXD_3_8(rxd_3[8]),

 .FF_TXD_3_21(fpsc_vlo),
 .FF_TXD_3_9(txd_3[9]),

 .FF_TXD_3_22(fpsc_vlo),
 .FF_TXD_3_10(fpsc_vlo),
 .FF_TXD_3_23(fpsc_vlo),
 .FF_TXD_3_11(fpsc_vlo),

 .FB_RXD_3_21(),
 .FB_RXD_3_9(rxd_3[9]),

 .FB_RXD_3_22(),
 .FB_RXD_3_10(),

 .FB_RXD_3_23(),
 .FB_RXD_3_11(),

 .HDINP0(hdinp_0),
 .HDINN0(hdinn_0),
 .HDOUTP0(hdoutp_0),
 .HDOUTN0(hdoutn_0),
 .FF_SYSCLK0(ref_0_sclk),
 .FF_RXCLK0(rx_0_sclk),
 .FFC_LANE_TX_RST0(tx_rst_0),
 .FFC_LANE_RX_RST0(rx_rst_0),
 .FF_TCLK0(tclk_0),
 .FF_RCLK0(rclk_0),
 .HDINP1(hdinp_1),
 .HDINN1(hdinn_1),
 .HDOUTP1(hdoutp_1),
 .HDOUTN1(hdoutn_1),
 .FF_SYSCLK1(ref_1_sclk),
 .FF_RXCLK1(rx_1_sclk),
 .FFC_LANE_TX_RST1(tx_rst_1),
 .FFC_LANE_RX_RST1(rx_rst_1),
 .FF_TCLK1(tclk_1),
 .FF_RCLK1(rclk_1),
 .HDINP2(hdinp_2),
 .HDINN2(hdinn_2),
 .HDOUTP2(hdoutp_2),
 .HDOUTN2(hdoutn_2),
 .FF_SYSCLK2(ref_2_sclk),
 .FF_RXCLK2(rx_2_sclk),
 .FFC_LANE_TX_RST2(tx_rst_2),
 .FFC_LANE_RX_RST2(rx_rst_2),
 .FF_TCLK2(tclk_2),
 .FF_RCLK2(rclk_2),
 .HDINP3(hdinp_3),
 .HDINN3(hdinn_3),
 .HDOUTP3(hdoutp_3),
 .HDOUTN3(hdoutn_3),
 .FF_SYSCLK3(ref_3_sclk),
 .FF_RXCLK3(rx_3_sclk),
 .FFC_LANE_TX_RST3(tx_rst_3),
 .FFC_LANE_RX_RST3(rx_rst_3),
 .FF_TCLK3(tclk_3),
 .FF_RCLK3(rclk_3),

 .FFC_PCIE_EI_EN_0(fpsc_vlo),
 .FFC_PCIE_CT_0(fpsc_vlo),
 .FFC_PCIE_TX_0(fpsc_vlo),
 .FFC_PCIE_RX_0(fpsc_vlo),
 .FFS_PCIE_CON_0(),
 .FFS_PCIE_DONE_0(),
 .FFC_PCIE_EI_EN_1(fpsc_vlo),
 .FFC_PCIE_CT_1(fpsc_vlo),
 .FFC_PCIE_TX_1(fpsc_vlo),
 .FFC_PCIE_RX_1(fpsc_vlo),
 .FFS_PCIE_CON_1(),
 .FFS_PCIE_DONE_1(),
 .FFC_PCIE_EI_EN_2(fpsc_vlo),
 .FFC_PCIE_CT_2(fpsc_vlo),
 .FFC_PCIE_TX_2(fpsc_vlo),
 .FFC_PCIE_RX_2(fpsc_vlo),
 .FFS_PCIE_CON_2(),
 .FFS_PCIE_DONE_2(),
 .FFC_PCIE_EI_EN_3(fpsc_vlo),
 .FFC_PCIE_CT_3(fpsc_vlo),
 .FFC_PCIE_TX_3(fpsc_vlo),
 .FFC_PCIE_RX_3(fpsc_vlo),
 .FFS_PCIE_CON_3(),
 .FFS_PCIE_DONE_3(),

 .FFC_SD_0(fpsc_vlo),    
 .FFC_SD_1(fpsc_vlo),    
 .FFC_SD_2(fpsc_vlo),    
 .FFC_SD_3(fpsc_vlo),    
     
 .FFC_EN_CGA_0(fpsc_vlo),
 .FFC_EN_CGA_1(fpsc_vlo),
 .FFC_EN_CGA_2(fpsc_vlo),
 .FFC_EN_CGA_3(fpsc_vlo),

 .FFC_ALIGN_EN_0(fpsc_vlo),
 .FFC_ALIGN_EN_1(fpsc_vlo),
 .FFC_ALIGN_EN_2(fpsc_vlo),
 .FFC_ALIGN_EN_3(fpsc_vlo),

 .FFC_FB_LB_0(fpsc_vlo),
 .FFC_FB_LB_1(fpsc_vlo),
 .FFC_FB_LB_2(fpsc_vlo),
 .FFC_FB_LB_3(fpsc_vlo),

 .FFS_LS_STATUS_0(),
 .FFS_LS_STATUS_1(),
 .FFS_LS_STATUS_2(),
 .FFS_LS_STATUS_3(),

 .FFS_CC_ORUN_0(),
 .FFS_CC_URUN_0(),
 .FFS_CC_ORUN_1(),
 .FFS_CC_URUN_1(),
 .FFS_CC_ORUN_2(),
 .FFS_CC_URUN_2(),
 .FFS_CC_ORUN_3(),
 .FFS_CC_URUN_3(),
 
 .FFC_AB_RESET(fpsc_vlo),

 .FFS_AB_STATUS(),

 .FFS_AB_ALIGNED(),
 .FFS_AB_FAILED(),

 .FFC_CD_RESET(fpsc_vlo),
 .FFS_CD_STATUS(),

 .FFS_CD_ALIGNED(),
 .FFS_CD_FAILED(),

 .BS4PAD_0(rx_lsd_0),
 .BS4PAD_1(rx_lsd_1),
 .BS4PAD_2(rx_lsd_2),
 .BS4PAD_3(rx_lsd_3),
 .FFC_SB_INV_RX_0(fpsc_vlo),
 .FFC_SB_INV_RX_1(fpsc_vlo),
 .FFC_SB_INV_RX_2(fpsc_vlo),
 .FFC_SB_INV_RX_3(fpsc_vlo),
 .TCK_FMAC(),
 .TCK_FMACP(fpsc_vlo),
 .FF_SYSCLK_P1(ref_pclk),
 .FF_RXCLK_P1(rxa_pclk),
 .FF_RXCLK_P2(rxb_pclk),
 .FFS_RLOS_LO0(),
 .FFS_RLOS_LO1(),
 .FFS_RLOS_LO2(),
 .FFS_RLOS_LO3(),
 .COUT_21(),
 .COUT_20(),
 .COUT_19(),
 .COUT_18(),
 .COUT_17(),
 .COUT_16(),
 .COUT_15(),
 .COUT_14(),
 .COUT_13(),
 .COUT_12(),
 .COUT_11(),
 .COUT_10(),
 .COUT_9(),
 .COUT_8(),
 .COUT_7(),
 .COUT_6(),
 .COUT_5(),
 .COUT_4(),
 .COUT_3(),
 .COUT_2(),
 .COUT_1(),
 .COUT_0(),
 .CIN_12(fpsc_vlo),
 .CIN_11(fpsc_vlo),
 .CIN_10(fpsc_vlo),
 .CIN_9(fpsc_vlo),
 .CIN_8(fpsc_vlo),
 .CIN_7(fpsc_vlo),
 .CIN_6(fpsc_vlo),
 .CIN_5(fpsc_vlo),
 .CIN_4(fpsc_vlo),
 .CIN_3(fpsc_vlo),
 .CIN_2(fpsc_vlo),
 .CIN_1(fpsc_vlo),
 .CIN_0(fpsc_vlo),
 .TESTCLK_MACO(fpsc_vlo),

 .FFC_QUAD_RST(quad_rst),
 .FFC_MACRO_RST(serdes_rst)
)  /* synthesis IS_ASB="or5s00/data/or5s00.acd" CONFIG_FILE="PCS0.txt" CH0_RX_MAXRATE="RXF4" CH1_RX_MAXRATE="RXF4" CH2_RX_MAXRATE="RXF4" CH3_RX_MAXRATE="RXF4" CH0_TX_MAXRATE="TXF3" CH1_TX_MAXRATE="TXF3" CH2_TX_MAXRATE="TXF3" CH3_TX_MAXRATE="TXF3" */;

// exemplar begin
// exemplar attribute pcsa_inst IS_ASB or5s00/data/or5s00.acd
// exemplar attribute pcsa_inst CONFIG_FILE  PCS0.txt
// exemplar attribute pcsa_inst CH0_RX_MAXRATE  RXF4
// exemplar attribute pcsa_inst CH1_RX_MAXRATE  RXF4
// exemplar attribute pcsa_inst CH2_RX_MAXRATE  RXF4
// exemplar attribute pcsa_inst CH3_RX_MAXRATE  RXF4
// exemplar attribute pcsa_inst CH0_TX_MAXRATE  TXF3
// exemplar attribute pcsa_inst CH1_TX_MAXRATE  TXF3
// exemplar attribute pcsa_inst CH2_TX_MAXRATE  TXF3
// exemplar attribute pcsa_inst CH3_TX_MAXRATE  TXF3
// exemplar end

endmodule

