针对ispMACH器件的标准SDRAM控制器


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Reference Design Logo针对莱迪思MACH系列的可编程逻辑器件的使用，对这种高性能的同步DRAM控制器进行了优化。 SDRAM控制器设计成能够接口至标准的微处理器，独立于处理器类型。展示的设计支持配置为4 M x 32位的两个16MB存储器区域。应用文章为用户阐述了可以进行修改，以支持其他的功能。例如，改变字节使能输入，地址输入将改变这种设计的宽度和大小。这样的设计假定读者有实现页模式DRAM系统的经验。

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    块关系图

    Standard SDRAM Controller for ispMACH Devices Block Diagram

    性能和大小

    经测试的器件* 日期 语言 测试基准 性能 I/O 引脚 设计规模
    ispMACH4A Jul-01 Verilog/VHDL Yes-Verilog 153MHz 59 57 macrocells

    * 可能可以用其他器件工作。

    注: 以上所示的性能和设计规模仅是估计。实际结果可能取决于所选择的参数，时序约束和所用的器件。若要了解更详细的情况，请查阅设计文件。除非另有说明，所有的代码和设计工作都是在PC平台上完成的。

    Documentation

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