闭环电源微调

经测试的器件*	FPGA LUT	FPGA Slice	CPLD 宏单元	CPLD 产品术语	VMON	I/O	定时器	HVOUTs	版本
LPTM10-12107	507	254	-	-	(注1)	6	-	-	1.0

1. 当该设计读VMON电压时，不会阻止CPLD逻辑使用VMON的输入。

* 可能可以在其他器件中工作。

注: 上面所列的性能和设计大小都仅是估计值。实际结果可能根据所选的参数、时序限制和器件实现有所不同。请参见设计文档，了解详细信息。若无特别说明，所有的代码和设计工作都是在PC平台上完成的。