该参考设计是为了演示如何用莱迪思的CPLD/ FPGA器件构建和使用快速和可配置的I2C总线主控制器。 I2C总线主控制器提供了灵活性，设计者可以使它与多达128个不同的I2C从设备进行通信，以标准或快速模式工作，处理范围从1到256字节。用户还可以编写VHDL代码，以满足自己的具体要求，从而减少占用宝贵的CPLD / FPGA资源，并同时保持他们所期望的莱迪思器件的速度性能。这个设计符合飞利浦的I2C总线规范1.0版本。
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性能和尺寸
| 器件系列 | 经测试的器件* | 性能 | I/O 引脚 | 占用资源 | 版本 |
|---|---|---|---|---|---|
| ECP5™7 | LFE5U-45F-6MG285C | >33MHz | 18 | 198 LUTs | 5.8 |
| LatticeECP3™ 1 | LFE3-17EA-6FTN256C | >33MHz | 18 | 200 LUTs | 5.8 |
| MachXO3L™ 8 | LCMXO3L-4300C-6BG256C | >33MHz | 18 | 204 LUTs (Verilog-LSE Source) | 5.8 |
| 190 LUTs (Verilog-Syn Source) | |||||
| 200 LUTs (VHDL-LSE Source) | |||||
| 191 LUTs (VHDL-Syn Source) | |||||
| MachXO2™ 2 | LCMXO2-256HC-4TG100C | >33MHz | 18 | 191 LUTs | 5.8 |
| MachXO™ 3 | LCMXO256C-3T100C | >33MHz | 18 | 192 LUTs | 5.8 |
| LatticeXP2™ 4 | LFXP2-5E-5M132C | >33MHz | 18 | 201 LUTs | 5.8 |
| ispMACH® 4000ZE5 | LC4256ZE-5TN144C | >33MHz | 18 | 154 LUTS | 5.8 |
| Platform Manager™ 6 | LPTM10-1247-3TG128CES | >33MHz | 18 | 192 LUTs | 5.8 |
1. 使用LFE3-17EA-6FTN256C器件和Lattice Diamond™3.1设计软件测得的性能和资源使用数据。
2. 使用LCMXO2-256HC-4TG100C器件和带有LSE（莱迪思综合引擎）的Lattice Diamond™3.1设计软件测得的性能和资源使用数据。
3. 使用LCMXO256C-3T100C器件和带有LSE的Lattice Diamond™3.1设计软件测得的性能和资源使用数据。
4. 使用LFXP2-5E-5M132C器件和Lattice Diamond™3.1设计软件测得的性能和资源使用数据。
5. 使用LC4256ZE-5TN144C器件和ispLEVER® Classic 1.4软件测得的性能和资源使用数据。
6. 使用LPTM10-1247-3TG128CES器件和Lattice Diamond™3.1设计软件测得的性能和资源使用数据。
7. 使用LFE5U-45F-6MG285C器件和带有LSE的Lattice Diamond™3.1设计软件产生测得的性能和资源使用数据。
8. 使用LCMXO3L-4300C-6BG256C器件和带有LSE的Lattice Diamond™3.1设计软件以及Synplify Pro®测得的性能和资源使用数据。
* 也可用其他器件.
注意: 以上所示的性能和设计规模仅是估计。实际结果可能取决于所选择的参数，时序约束和所用的器件。若要了解更详细的情况，请查阅设计文件。除非另有说明，所有的代码和设计工作都是在PC平台上完成的。
文档
技术资源 |
| 标题 | 编号 | 版本 | 日期 | 格式 | 文件大小 | ||
|---|---|---|---|---|---|---|---|
| 选择全部 | |||||||
| I2C (Inter-Integrated Circuit) Master Controller - Documentation | RD1005 | 5.8 | 3/6/2014 | 987.4 KB | |||
| I2C (Inter-Integrated Circuit) Master Controller - Source Code | RD1005 | 5.9 | 1/10/2015 | ZIP | 809.7 KB | ||
| i2C Master Controller Source Code for MachXO | 7/1/2005 | ZIP | 6.3 MB | ||||
