MIPI DSI/CSI-2到并行接口桥接参考设计

桥接工业显示屏和移动应用处理器

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大多数移动处理器使用行业标准接口（例如MIPI DSI）进行接口互连。消费电子和工业领域的大型显示屏有时使用并行接口，如果没有桥接器件则不能直接连接到移动应用处理器。许多新应用希望使用这类创新的移动处理器，同时采用更大的显示器满足特定的要求和功能。莱迪思CrossLink-NX系列FPGA是实现这类应用的理想器件。

您可以使用基于CrossLink-NX系列的MIPI DSI/CSI-2到并行接口桥接参考设计，快速创建桥接解决方案，将MIPI DSI接口的处理器桥接到RGB接口的显示器或将MIPI CSI-2接口的摄像头桥接到并行接口的处理器。该参考设计免费提供，旨在展示莱迪思广受欢迎的CrossLink-NX器件在可穿戴设备、平板电脑、人机交互、医疗设备以及诸多其他应用中的应用。

特性

  • 符合MIPI D-PHY v1.2、MIPI DSI v1.2和MIPI CSI-2 v1.2规范
  • 支持80 Mb/s到2.5 Gb/s的MIPI D-PHY接口速率
  • 支持1、2或4个数据通道和一个时钟通道
  • 支持连续和非连续的MIPI D-PHY时钟
  • 支持常见的MIPI DSI兼容视频格式（RGB888、RGB666）
  • 支持常见的MIPI CSI-2兼容视频格式（RGB888、RAW8、RAW10、RAW12）
  • 支持同步脉冲的非突发模式和同步脉冲非突发模式下的MIPI DSI视频模式操作

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Block Diagram

MIPI DSI/CSI-2 to Parallel Bridge Block Diagram for CertusPro-NX and CrossLink-NX放大图片

MIPI DSI/CSI-2 to Parallel Bridge Block Diagram for CertusPro-NX and CrossLink-NX

MIPI DSI/CSI-2 to Parallel Bridge Block Diagram for CrossLink放大图片

MIPI DSI/CSI-2 to Parallel Bridge Block Diagram for CrossLink

Resource Utilization

Configurations Targeting CertusPro-NX
Configuration LUT
(Utilization/Total)		 FF
(Utilization/Total)		 EBR
(Utilization/Total)		 I/O
(Utilization/Total)
4-lane, Gear 8, Soft D-PHY, CSI-2, RAW14, 1 Pixels/clock 1637/79872 1113/80769 0/208 30/299
2-lane, Gear 8, Soft D-PHY, CSI-2, RAW8, 2 Pixels/clock 879/79872 651/80769 1/208 28/299
4-lane, Gear 8, Soft D-PHY, DSI, RGB888, 2 Pixels/clock 1781/79872 1083/80769 2/208 65/299
1-lane, Gear 8, Soft D-PHY, DSI, RGB666, 1 Pixels/clock 990/79872 662/80769 3/208 30/299
Configurations Targeting CrossLink-NX
Configuration LUT FF EBR I/O
4-lane, Gear 16, Hard D-PHY, DSI, RGB888, 4 Pixels/clock 6 5 3 103
1-lane, Gear 8, Hard D-PHY, DSI, RGB888, 1 Pixels/clock 2 2 1 31
4-lane, Gear 8, Hard D-PHY, CSI-2, RAW10, 1 Pixels/clock 3 3 2 26
1-lane, Gear 8, Soft D-PHY, CSI-2, RAW8, 1 Pixels/clock 2 2 1 19
Configurations Targeting CrossLink
Configuration LUT FF EBR I/O
4-lane, Gear 8, Hard D-PHY, CSI-2, RAW10, 1 Pixels/clock 1610 969 3 19
1-lane, Gear 16, Hard D-PHY, DSI, RGB888, 1 Pixels/clock 912 658 2 34
2-lane, Gear 8, Soft D-PHY, DSI, RGB666, 1 Pixels/clock 1106 667 1 34
1-lane, Gear 8, Soft D-PHY, CSI-2, RAW8, 1 Pixels/clock 658 447 1 21

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CertusPro-NX MIPI DSI/CSI-2 to Parallel Bridge Reference Design - Source Code
7/4/2023ZIP151 MB
CertusPro-NX MIPI DSI/CSI-2 to Parallel Bridge Reference Design - User Guide
FPGA-RD-022381.27/4/2023PDF1.1 MB
CrossLink MIPI DSI/CSI-2 to Parallel Bridge Reference Design - Source Code
1/29/2024ZIP3.6 MB
CrossLink MIPI DSI/CSI-2 to Parallel Bridge Reference Design - User Guide
FPGA-RD-022851.01/29/2024PDF1.5 MB
CrossLink-NX MIPI DSI/CSI-2 to Parallel Bridge Reference Design - Source Code
10/23/2025ZIP8.6 MB
CrossLink-NX MIPI DSI/CSI-2 to Parallel Bridge Reference Design - User Guide
FPGA-RD-022131.210/23/2025PDF1000 KB