该参考设计的目的是通过通用I / O读取或更改USERCODE，或用户的电子签名（UES），无需用非易失性FPGA/ CPLD器件重新对片上的整个闪存编程。它提供了一种获取设计或制造信息的方法，而无需中断系统的正常运行。莱迪思器件支持 UES，如用MachXO和LatticeXP2存储简单的数据用于识别目的。针对工程和生产管理，提供了一个小的"书写板"，用于器件的修订控制。 这个USERCODE可以在设计阶段或编程阶段定义。上电时，USERCODE与设计一起被编入SRAM。
| 器件系列 | 经测试的器件* | 性能 | I/O 引脚 | 设计资源 | 版本 |
|---|---|---|---|---|---|
| MachXO2™1 | LCMXO2-1200HC-6TG144C | >30MHz | 72 | 78 LUTs (Verilog Source) 81 LUTs (VHDL Source) |
1.2 |
| MachXO™1 | LCMXO1200C-3T144C | >30MHz | 72 | 75 LUTs (Verilog Source) 79 LUTs (VHDL Source) |
1.2 |
| ispMACH® 4000ZETM 2 | LC4128ZE-5TN144C | >30MHz | 72 | 54 Macrocells (Verilog/VHDL source) | 1.2 |
1. 使用指定的测试器件和Lattice Diamond™1.2软件得到的性能和使用特性
2. 使用指定的测试器件和Lattice Diamond™1.4软件得到的性能和使用特性
* 可能可以用其他器件工作。
注: 以上所示的性能和设计规模仅是估计。实际结果可能取决于所选择的参数，时序约束和所用的器件。若要了解更详细的情况，请查阅设计文件。除非另有说明，所有的代码和设计工作都是在PC平台上完成的。
技术资源 |
| 标题 | 编号 | 版本 | 日期 | 格式 | 文件大小 | ||
|---|---|---|---|---|---|---|---|
| 选择全部 | |||||||
| Read and Write Usercode - Documentation | RD1041 | 1.4 | 9/17/2014 | 831.5 KB | |||
| Read and Write Usercode - Source Code | RD1041 | 1.3 | 3/1/2014 | ZIP | 618.2 KB | ||
